Yilun Xu 等 · arXiv · 关联linked to Kasra Nowrouzi
基于 RFSoC 的开源控制系统：Python 程序经中间表示/脉冲编译/调度变成处理核心指令，读出结果可进入条件分支并支持跨板同步，把动态电路的软件表达与硬件反馈连成可扩展系统。Open-source RFSoC-based control system: Python programs are compiled to per-core instructions, readout feeds conditional branches with cross-board sync, connecting dynamic-circuit software to hardware feed-forward.
证据边界：证明控制原语可用；完整容错还需译码与更大规模验证。Evidence scope: 证明控制原语可用；完整容错还需译码与更大规模验证。
HRL Quantum Team 等 · Nature / arXiv · 关联linked to Stephen Carr
硅交换型比特的瓶颈是大量高质量信号如何进低温端。联合实现低温 CMOS 控制芯片、超导带状互连与低噪声交换器件（54 量子点/容量 18 交换比特），把控制信号产生、低温传输与量子器件作为一个系统优化。Co-design of cryo-CMOS control chip, superconducting interconnects and low-noise exchange qubits (54 dots / up to 18 exchange qubits), optimizing signal generation, cryogenic transmission and the quantum device as one system.
证据边界：器件容量≠同时高保真规模；重复码≠完整表面码。Evidence scope: 器件容量≠同时高保真规模；重复码≠完整表面码。
R. McDermott, M. G. Vavilov · PRA / arXiv · 关联linked to Dusty Johnson
能否用单磁通量子脉冲列代替微波驱动？按振荡周期排列的短脉冲相干累积成所需旋转，把门控制改写为离散脉冲的数量与时间安排，使超导数字逻辑与量子控制出现直接接口。Can SFQ pulse trains replace microwave drive? Short pulses spaced by the oscillation period coherently accumulate into the desired rotation, recasting gate control as discrete-pulse scheduling — a direct interface between superconducting digital logic and qubit control.
证据边界：约 20 ns 序列 >99.9% 是模型预测值，非该文实测。Evidence scope: 约 20 ns 序列 >99.9% 是模型预测值，非该文实测。
Alexander McCaskey, Justin Lietz 等 · arXiv 预印本 · 关联linked to Justin Lietz
逻辑电路、纠错码、资源估算与物理调度各用一套工具易丢失假设。设 P0–P4 层次（逻辑意图→逻辑架构→QEC 绑定→物理实现→实时控制）逐层加约束，资源估算从编译产物生成，换码/换硬件时程序意图不变。A P0–P4 layered flow (logical intent → logical architecture → QEC binding → physical implementation → real-time control) keeps provenance; resource estimates derive from compilation artifacts, so swapping code or hardware keeps program intent fixed.
证据边界：部分评估用无噪声/全连接/归一化时序，不等于已实现容错执行。Evidence scope: 部分评估用无噪声/全连接/归一化时序，不等于已实现容错执行。
P05 2026 平台通用Platform-agnostic 算法与逻辑编译Algorithm & Logical Compilation校验与译码Syndrome & Decoding 组合探测器错误模型：让错误模型跟随动态程序组合 Vadym Kliuchnikov, Justin Lietz, Fernando Pastawski · arXiv 预印本 · 关联linked to Justin Lietz
检测事件可能跨越两个逻辑操作边界，动态程序又无法运行前完整展开。引入边界虚拟 syndrome 与可携带边界误差信息的扩展模型 EDEM，使局部模型可串联/并联恢复整体 DEM，同一构件可分析一次随程序复用。Detection events may span two logical operations and dynamic programs cannot be fully unrolled ahead of time. Boundary virtual syndromes and the extended model EDEM let local models compose (series/parallel) back to the global DEM, so a block is analyzed once and reused.
证据边界：模型能正确组合≠译码性能/阈值/通信延迟已验证。Evidence scope: 模型能正确组合≠译码性能/阈值/通信延迟已验证。
P06 2026 中性原子Neutral Atom 校验与译码Syndrome & Decoding长期维护Long-term Maintenance 环面码中性原子纠错：推进到可持续循环 Atom Computing 等 · arXiv 预印本 · 关联linked to Michael Sorensen
多轮操作造成原子加热丢失。分区架构中移动原子、交替数据/辅助角色，执行中途测量、冷却与丢失原子替换，并在保持量子信息的同时补充储备原子——纠错控制范围扩展到原子供应、位置与身份管理。Multi-round operation heats and loses atoms. A zoned architecture shuttles atoms, alternates data/ancilla roles, performs mid-circuit measurement, cooling and atom replacement — extending QEC control to atom supply, position and identity management.
证据边界：有限轮数与两种规模，尚非任意长任意规模通用容错证明。Evidence scope: 有限轮数与两种规模，尚非任意长任意规模通用容错证明。
Kevin Tien 等 · ISSCC · 关联linked to Jonathan Kaus
大规模超导处理器需大量磁通控制通道而低温功耗受限。14nm FinFET 组合不同速率 10 位子 DAC，提供 14 位电平分辨率与 IIR 预补偿，配低功耗串行接口——用分级波形生成和数字补偿平衡速度/精度/功耗。A 14nm FinFET ASIC combines 10-bit sub-DACs at different rates for 14-bit level resolution with IIR pre-compensation and a low-power serial link — hierarchical waveform generation plus digital compensation to balance speed, precision and power.
A 16-channel low-power cryo-CMOS flux control pulse generator ASIC in 14nm FinFET technology
证据边界：14 位电平分辨率≠14 位有效动态精度；最低门错率非全芯片均值。Evidence scope: 14 位电平分辨率≠14 位有效动态精度；最低门错率非全芯片均值。
A. Ransford 等 · Nature / arXiv · 关联linked to Thomas Skripka
QCCD 搬离子实现灵活连接，但分支执行时要知道离子当前位置。Helios 用钡离子、环形存储与操作区域，运行时动态映射虚拟比特，安排搬运、冷却与门操作——量子态仍存活时处理分配/释放/条件/循环，而非只播放预定搬运表。QCCD shuttles ions for flexible connectivity, but branch execution needs to know where each ion is. Helios maps virtual qubits at runtime, scheduling shuttling, cooling and gates — handling allocation, release, conditionals and loops while states are alive.
证据边界：全连接=任意配对可实现，≠所有配对可同时零搬运成本执行。Evidence scope: 全连接=任意配对可实现，≠所有配对可同时零搬运成本执行。
Tyler A. Cochran 等 · Nature / arXiv · 关联linked to Tyler A. Cochran
二维 Z₂ 格点规范模型中电荷间弦如何波动/约束/断裂？在超导 45 比特网格上制备低能态与激发，用数字时间演化观察动力学，把可观测动力学转化为可执行量子线路——是“为什么需要测控改进”的应用端例子。How do strings between charges fluctuate, constrain and break in a 2D Z₂ lattice gauge model? Low-energy states and excitations are prepared on a 45-qubit superconducting grid and evolved digitally — an application-side example of why better control is needed.
证据边界：依赖随机编译/回波/后选择/误差缓解；非逻辑纠错处理器上的模拟。Evidence scope: 依赖随机编译/回波/后选择/误差缓解；非逻辑纠错处理器上的模拟。
Andrew W. Cross 等 · ACM TQC / arXiv · 关联linked to Jamie Phan
单纯门列表不便描述测量后的控制流与精确时序。OpenQASM 3 增加经典控制流、外部函数调用、时间表达、脉冲与门修饰，重点服务紧耦合的实时量子—经典交互，给校准/特征测量/误差缓解提供共同表达接口。Gate lists alone cannot express post-measurement control flow or precise timing. OpenQASM 3 adds classical control flow, external calls, timing, pulses and gate modifiers for tightly-coupled real-time quantum-classical interaction.
证据边界：语法允许写出≠任意后端都能以所需延迟/内存执行。Evidence scope: 语法允许写出≠任意后端都能以所需延迟/内存执行。
Abbas B. Ziad 等 · Nat. Commun. / arXiv · 关联linked to Munir Hasan
快速平台持续产生校验数据，译码既要快又要准确利用泄漏等旁信息。LCD 把局部聚类译码映射到 FPGA 并行硬件，辅以可按控制信号更新译码解释的自适应引擎——把硬件并行与噪声适应联合设计。Fast platforms produce a continuous syndrome stream; decoding must be fast yet exploit side information such as leakage. LCD maps local clustering decoding onto parallel FPGA hardware with an adaptive engine that updates interpretations from control signals.
证据边界：<1 μs/轮 与特定泄漏模型下物理比特减约 4 倍，是模型条件比较。Evidence scope: <1 μs/轮 与特定泄漏模型下物理比特减约 4 倍，是模型条件比较。
D. Ristè, C. C. Bultink, K. W. Lehnert, L. DiCarlo · PRL / arXiv · 关联linked to C. C. Bultink
等待自然弛豫初始化既慢又受残余激发限制。先对 transmon 投影测量，再据结果触发相干 π 脉冲实现确定性重置——把高保真读出与实时条件驱动组成闭环，使测量从实验终点变成执行过程的一部分。Waiting for relaxation to initialize is slow and limited by residual excitation. A projective transmon measurement triggers a coherent π pulse for deterministic reset — closing the loop between high-fidelity readout and real-time conditional drive.
证据边界：重置清除原状态，不是保留未知量子态的纠错。Evidence scope: 重置清除原状态，不是保留未知量子态的纠错。
C. C. Bultink 等 · Sci. Adv. / arXiv · 关联linked to C. C. Bultink
transmon 离开 0/1 计算子空间后普通二态模型失效。重复测量两数据比特奇偶性，用隐马尔可夫模型从校验记录推断泄漏状态，同时用 Pauli frame 处理计算子空间内错误——从已有校验历史提取泄漏证据。Once a transmon leaves the 0/1 subspace, a two-state error model fails. Repetitive parity checks plus a hidden Markov model infer leakage from the record, while a Pauli frame tracks in-subspace errors — extracting leakage evidence from history.
证据边界：含后选择丢弃数据，不能描述为无后选择实时泄漏修复。Evidence scope: 含后选择丢弃数据，不能描述为无后选择实时泄漏修复。
Anastasiia Butko 等 · IEEE ICRC / arXiv · 关联linked to Anastasiia Butko
控制处理器即使能表达所有门，也可能来不及在门周期内发出足够指令。按电路规模/门密度/种类/分布建立评价方法，设计 QUASAR 标量与 qV 向量扩展——把指令集取舍与量子工作负载、编码密度、程序大小、实时发射约束联系起来。A control processor may express all gates yet fail to issue enough instructions within a gate period. Workload metrics (size, density, gate mix, distribution) drive the QUASAR scalar and qV vector ISA extensions, linking ISA trade-offs to real-time issue constraints.
证据边界：评价控制路径，不等于物理门保真度提升或统一加速倍数。Evidence scope: 评价控制路径，不等于物理门保真度提升或统一加速倍数。
P15 2024 超导Superconducting 控制器与脉冲Controller & Pulses控制语言与运行时Control Language & Runtime 硬件高效随机编译：在执行端生成随机化 Neelay Fruitwala 等 · arXiv · 关联linked to Neelay Fruitwala
随机编译需大量等价但随机化不同的电路，逐个软件编译上传代价高。把 Pauli 随机选择/传播/单比特门参数组合下移到 FPGA，用查找表适配——复用电路主体，每次执行时生成随机实例，把噪声整形从庞大离线集合变成控制器能力。Randomized compiling needs many equivalent randomized circuits; compiling and uploading each is costly. Pauli randomization, propagation and single-qubit gate combination move into the FPGA via lookup tables — the circuit body is reused and each shot is randomized at run time.
证据边界：250 倍是实验流程总时间加速，非量子门速度提升 250 倍。Evidence scope: 250 倍是实验流程总时间加速，非量子门速度提升 250 倍。
Abhi D. Rajagopala 等 · arXiv · 关联linked to Abhi D. Rajagopala
大量校准/特征测量电路脉冲结构相同，主要区别在旋转参数。识别共享骨架抽离参数，只对不同骨架编译，由硬件 Stitch 机制更新执行参数——在脉冲层识别复用结构，减少编译/组装/加载。Many calibration/characterization circuits share pulse structure and differ only in rotation parameters. Shared skeletons are identified, parameters abstracted and compiled once, with a hardware Stitch mechanism updating parameters at run time.
证据边界：RB 编译/组装/加载约改善 32/12/7 倍，但总实验时间约改善 2.5 倍。Evidence scope: RB 编译/组装/加载约改善 32/12/7 倍，但总实验时间约改善 2.5 倍。
Neel R. Vora 等 · arXiv · 关联linked to Kasra Nowrouzi
中途测量需迅速把读出变成可用状态。把积分后的 I/Q 特征输入小型定点化神经网络，在 FPGA 流水执行，支持二/三能级判别与条件操作——把模型大小、定点数值与硬件数据路径共同优化，使学习型分类直接参与控制执行。Mid-circuit measurement must quickly turn readout into a usable state. Integrated I/Q features feed a small fixed-point neural network pipelined in FPGA, supporting two/three-level discrimination and conditional operations — model size, fixed-point math and the datapath are co-optimized.
证据边界：40 ns 是分类推理路径，非测量到反馈的总延迟。Evidence scope: 40 ns 是分类推理路径，非测量到反馈的总延迟。